ザイリンクスが統合化デザインツールの最新版、FPGAの性能を最大38%向上NEWS

FPGAロジック、組み込みおよびDSP設計者にデザイン実行速度で2倍、速度性能で最高38%の向上を可能にする統合ソリューション「ISE Design Suite 10.1」を発表した。

2008年03月25日 18時45分 公開
[TechTarget]

 米ザイリンクスは3月24日(現地時間)、統合化デザインツールの最新版「ISE(Integrated Software Environment)Design Suite 10.1」を発表した。

 ISE Design Suiteは、「ISE Foundation」「Platform Studio(XPS)付きEDK」「System Generator for DSP」「AccelDSP 合成ツール」「ChipScope Pro analyzer」「ChipScope Pro Serial I/O ツールキット」「PlanAhead デザイン分析ツール」「ISE Simulator」で構成される統合化デザインツール。

 最新版では、タイミングクロージャと生産性の問題を解決するために開発された「SmartXplorer テクノロジ」を導入。この技術により、複数のLinuxマシンを並行稼働させてデザイン実行速度を平均2倍に高速化し、1日当たりのデザイン試行回数を増やした。さらに分散処理機能を用いた複数のインプリメンテーションを実行することにより、FPGA(Field Programmable Gate Array)の性能を最大38%向上させることができる。

 また、デザイン実行の最適条件を決定するプロセスの簡略化も行った。これにより設計者は、「速度性能の追求」「デバイス使用率の最適化」「ダイナミック消費電力の低減」「設計時間の最短化」の1つを設計目標として設定できる。例えば「デバイス使用率の最適化」を用いた場合、平均10%の使用効率の改善が見込めるという。

 設計の初期段階で消費電力の要求条件を分析する機能、デザインプロセス全体を通してダイナミック消費電力を最適化する機能も搭載している。

 価格は495〜2495米ドルとなっており、60日間限定評価版もダウンロード提供される。

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